FPGA KR260 SFP+ Port Constrains
KR260でSFP+を使う際に必要な制約のメモ📝高速シリアル通信に関連する信号RD_P：Receive Data Positive のポート，T2RD_N：Receive Data Negative のポート，T1TD_P：Transmit...
FPGA
FPGA FPGA Vivadoのブロックデザインを共有する方法
Vivadoのtclコンソールにの様に記載することでブロックデザインを書きだすことができる．write_bd_tcl -force [Path]/[file_name].tclブロックデザインを書きだしたtclから再現する際にはVivado...
FPGA Ubuntuでシリアルターミナルを使う
Windowsでは、TeraTermなどのツールを使用してFPGA評価ボード（例えばZybo）とシリアル通信を容易に行うことができますが、Ubuntuではどのように操作すれば良いかについてのメモを残します。ここではgtktermを使用した方...
FPGA UbuntuにリモートでVivadoをインストールする際に生じるエラー
Ubuntu 20.04 LTS に RDP 経由でリモート接続し，Vivado 2023.1 をインストールしようとした際，エラーが発生しインストーラが起動しない事象が発生した．以前は，直接マシンに触れてインストールしていたため，このよう...
FPGA KR260 資料まとめ
Xilinxの資料は散在しており見つけにくいため，資料の番号と内容をメモして残しておく．Kria K26 SOM データシート (DS987)：これは，VivadoでMPSoC IPの設定をする際に必要になる．具体的には，UARTのMIOバ...
FPGA KR260のBootmode設定メモ
KR260を動かそうとするたびにjtag boot modeに切り替える方法を忘れてXilinxのサイトを探すのが手間なので，ここにメモしておく．VitisのXSCTから以下を実行connectsource kr260_boot.tclbo...
FPGA Integrated Logic Analyzer (ILA) IP を使ってみた
実際に動作している実機内部を監視してデバッグしたかったので，ILAを使ってみました．使い方のメモ書きです．確認環境Ubuntu 18.04 LTSVivado 2022.1Zynq Ultra Scale+手順まずは，適当にVivadoのデ...
FPGA Alveo U50でVivado Design Flowを使用してDMAサンプルを実行した
Alveo U50でもVivadoを用いて独自HWを実装できることを知ったので，手始めにx86-U50間のDMAサンプルを動かしてみました．その際に，困ったことやその解決策をおぼえがきとして残します．環境OSUbuntu 20.04.6 L...