FPGA LVDS DDRでP/Nを逆に配線したら何が起きるのか
差動信号を扱っていると、一度はやらかすのがこれです。P/Nを逆に配線してしまう。ぱっと見は「終わった…」と思いがちですが、実際にはもう少し整理して考えることができます。特にDDR受信では、データとクロックで影響が異なるのがポイントです。基板...
FPGA カス日記 オレオレFPGAボードを作る話（その１）：FPGAの選定
技術者たるもの、知識を渇望するのは 性（さが） だと思う今日この頃。評価ボードや他人が設計したFPGA基板は日常的に触っているが、「FPGAの上で回路設計するだけ」 では見えない世界があるとなんとなく思っていた。電源まわりや差動信号の引き回...
カス日記 あけまして2026
あけましておめでとうございます。2026年、スタートしましたね。まずは今年の個人的な目標から。パチンコに無駄遣いをしない。これはもう毎年言っている気もしますが、今年こそは「節度」をキーワードにした一年にしたいところです。まわりに流されないよ...
カス日記 WSL上のmatplotlibで日本語フォント付き可視光スペクトルバーを生成する方法
Python の matplotlib を使って「可視光スペクトルバー」を描画し、日本語タイトルを付けて画像として保存する方法を紹介します。Linux や WSL など日本語フォント環境が不完全な場合でも、豆腐（□）にならずにちゃんと日本語...
環境構築 Windows11のWSLgで外部Xサーバを使う
今年（2025年）10月をもって、Windows 10のサポートが終了する予定です。そのため、今後のセキュリティや安定性を考慮すると、本格的にWindows 11への移行を検討する必要があります。しかし、移行に際して技術的な課題がいくつか存...
FPGA Kria SOM を電源投入時から JTAG boot するようにする方法
Kria SOM の Starter Kit（KR260 や KV260）は、電源投入時のデフォルトの Boot Mode が QSPI になっています。しかし、この設定では Vitis で作成したハードウェアを実行する前に、XSCT を使...
FPGA Vivadoで不要なバス幅をカット！XLSliceの活用方法
皆さん、突然ですが、「設計したIPを使い回したいけれど、元のバス幅は不要で、任意の範囲だけ使いたい」 という場面、よくありますよね？Vivadoの仕様では、バス幅が異なる信号を接続すると、それぞれの下位ビットから自動的に接続される 仕様にな...
FPGA KR260 SFP+ Port Constrains
KR260でSFP+を使う際に必要な制約のメモ📝高速シリアル通信に関連する信号RD_P：Receive Data Positive のポート，T2RD_N：Receive Data Negative のポート，T1TD_P：Transmit...
環境構築 Overleafのローカル環境を構築する方法
必要な準備Dockerがインストールされていること。サーバのIPアドレスが確認できること。手順1. Overleafツールキットのクローンと初期化まず、OverleafのツールキットをGitHubからクローンし、初期化を行います。git c...
FPGA Vivadoのブロックデザインを共有する方法
Vivadoのtclコンソールに以下の様に記載することでブロックデザインを書きだすことができる．write_bd_tcl [Path]/[file_name].tclブロックデザインを書きだしたtclから再現する際にはVivadoのTool...